华为位于上海青浦的练秋湖研发中心。

2026年5月25日，全球半导体行业的目光，都聚焦在一家中国企业身上。

在当天举行的国际电路系统研讨会上，华为公司董事、半导体业务部总裁何庭波抛出了一个解决半导体发展的新路径，并命名为“τ（韬）定律”。

用户刷手机时，等待芯片反应的时间，就是τ（韬）。它代表着芯片信号的延迟程度。“韬”越低，芯片反应速度越快，芯片性能越高。

可以说，降低“韬”是半导体行业的终极目标。华为所提出的“韬定律”就是以降低韬作为技术进步的衡量标准，可以通过全局优化来实现这一目标，而不单单依赖先进制程。

“韬定律”的理论细节在何庭波的论文中有充分展现，这篇论文也于当天发表在中国科学院科技论文预发布平台。

另辟蹊径

先了解一下，人们常说的7纳米和3纳米，为何呈现出不同性能。

芯片能运行，靠的就是数以千万计的晶体管。这些晶体管，是在硅晶圆片上进行光刻、蚀刻、离子掺杂、镀膜等系列工艺逐层制造出来，本质上是一个个微型的电子开关。无数晶体管之间通过金属走线来连接和组网。

芯片工作时，这些电子开关进行高速开合，实现0与1的二进制切换，能进行逻辑与非判断、运算计算、临时数据存储等工作。

形象来说，这些晶体管像是一个个工人，工人越多，干活的力量就越大。再狠一点，如果这些工人很精瘦，单位面积内能容纳下更多的工人，再加上他们吃得少，那么人们就能用最小成本获得最大的效益。

这就是1965年英特尔创始人戈登·摩尔提出来的“摩尔定律”。集成电路上容纳的晶体管数量每两年翻一倍，性能就能翻一倍。这一定律在长达60年里驱动着半导体行业的进步。

实现单位面积内晶体管数量翻倍的办法，就是将晶体管做小，提高其密度。晶体管做小的好处还有开关速度更快、信号传输更快、功耗更低，达到更低的延迟。

初期，常说的几纳米直接对应的是晶体管的栅极长。这个栅极，是晶体管上的控制元件，英文里叫Gate，顾名思义就是控制电流通、断的一扇门。当前，纳米已不直接对应栅极的长度，而是一种表示晶体管密度或芯片性能的等效节点。

目前，28纳米及以上属于成熟制程，其以下属于先进制程。在国内半导体领域，这个分界线变成7纳米，7纳米到28纳米已算作成熟制程。

何庭波在论文中指出，7纳米之后，摩尔几何缩放不再带来历史级红利；光刻设备逼近物理极限，EUV光刻机折旧成本主导晶圆造价，单晶体管成本曲线将走平甚至抬升。

这点出了“摩尔定律”的几何缩放路径正面临着的两大考验，一是物理极限逼近，二是经济效益下滑。

尤其对于光刻设备受限制的企业来说，需要跳出几何缩放的概念来找到出路。

何庭波认为，摩尔定律的本质不是压缩几何尺寸，其底层逻辑还是在于压缩延迟时间。缩小空间只是其中一种技术手段，不是唯一路径。

芯片设计高级工程师龚黎明告诉南方周末记者，华为提出的韬（τ）定律，不再仅追逐单纯的晶体管数量堆砌，而是把全系统整体时延、综合性能设为核心优化目标，“创新在于加深全球对芯片产业的认知深度”。

“芯片设计本身也是从晶体管布局、片内互联、系统架构、芯片间互联等方面追求性能和时延，只是没人专门总结、命名这套思路。”龚黎明说。

他提到，目前，半导体行业几何微缩的进展已明显变慢。迭代速度大幅放缓。业内基本开始靠两条腿走路：一边走传统的几何微缩，从7纳米持续向2纳米、1纳米迭代；一边是在先进封装上发力，做3D堆叠，将两颗芯片叠在一起，密度直接翻倍。

太芮科技（上海）有限公司是一家芯片研发公司，其CEO郑云龙告诉南方周末记者，华为的洞察是对的：当“把晶体管做小”这条路的边际收益趋近于零甚至变负，就把战场转移到“让每个晶体管干活的效率”上来。

“比拼的是设计与封装”

根据论文，何庭波所说的“全局优化”体现在晶体管、电路、芯片和系统四个层面。每个层面都有相应的降韬手段。

在晶体管上，可以通过工艺改善其开关速度，或通过高K金属材料、GAA（环绕栅极架构）来减少漏电，提升工作效率。在电路上，可通过采用新的绝缘材料、垂直集成布线来提升反应速度。在芯片层和系统层，都可以通过架构设计来实现优化。

何庭波给出两个案例，一个是智能手机SoC（系统级芯片）量产的实证研究，另一个是AI计算领域的实践。

在手机量产芯片案例中，华为提出在芯片设计时，就将数字、模拟、存储电路拆分到两层及以上垂直堆叠的有源晶圆层。何庭波称为“逻辑折叠”。

其与传统3D堆叠的区别在于，芯片设计者不只是将独立的单一晶圆层进行堆叠，而是要将两层晶圆视作一张连续版图，实现跨层布局。挑战也在于当前市面上3D的EDA（电子设计自动化）工具稀缺。

何庭波在论文里写道：“逻辑折叠技术在相同器件节点下，实现了晶体管密度55%的阶跃式提升，以及41%的能效增益。”

在AI计算领域，则是降低多芯片层间的访问成本，采用光互联而非传统的铜线互联，将逻辑、供电、存储、带宽等芯片层进行垂直折叠。何庭波写道，到2030年，3D折叠会成为技术迭代的核心载体。

这一认知突破对于处于芯片技术封锁阶段的中国来说，意义重大。

龚黎明说，尽管制程代工能力受限，但先进封装、3D堆叠并不在封锁范围内。依托成熟制程，在相近晶体管密度下，可以靠优秀的架构设计、系统优化、光互联技术、高端封装等方案，弥补制程差距，实现性能大幅提升。

加上当前，半导体行业瓶颈本身不在于计算，而是数据互联和传输时延。

尤其是AI数据中心，动辄上万甚至几十万颗芯片协同运算，数据搬运的时延、功耗，远远超过计算本身的开销。业内兴起的存算融合的思路，就是让计算单元和存储单元尽量贴紧，缩短传输距离、降低时延。

也就是说，“未来比拼的是封装和芯片架构设计能力”。

郑云龙说，如果韬缩微路线被行业采纳，设计门槛将发生“位移”。晶圆代工厂的价值不只是卖更细的线，而是要开放更多器件参数、支持定制化互联方案，与设计公司联合开发，代工厂和设计公司的绑定会更紧密。

“逻辑折叠不是‘免费优化’，需要更多的设计迭代、更复杂的验证、更贵的封装方案。”对设计公司来说，短期成本未必下降、甚至隐性升高，但长期会结构性下降。他说，“设计复杂度带来的成本”会摊薄，“工艺节点军备竞赛成本”被锁住，后者才是吃掉行业利润的真凶。

论文中提到，“τ（韬）定律”也在推动逻辑芯片和存储芯片产业的格局变革，两大芯片将从独自发展到物理集成，“产业话语权将逐步向存储、封装企业倾斜”。

不过，龚黎明也透露，当前业内的3D堆叠技术，仍有一些绕不开的瓶颈，如散热、良率、带宽、供电。

散热方面，堆叠后，上层芯片易散热，下层被遮挡，散热通路受阻，加上成熟制程本身功耗高于先进工艺，进一步放大散热瓶颈，限制芯片性能。特别是高端AI GPU单颗功耗达千瓦级，堆叠后散热压力更难承受。目前，全球前沿芯片厂商普遍考虑将芯片平铺封装而非上下堆叠。

在良率上，堆叠对晶圆对位精度要求极高，轻微偏差就会劣化信号质量、拉低良率。

郑云龙说，从现有的技术来看，双层到四层在工程上是可攻坚的，但“多层”折叠仍会面临天花板，这不是密度数学，而是热和良率的经济账。

“τ缩微是解锁了被‘唯线宽论’压抑的另外50%-70%性能空间，但不能让7纳米凭空变成2纳米的世界。”几何微缩不是被替代，而是“补充中破局”。

龚黎明也认为，几何微缩在当下仍不可替代。

几何微缩的新工艺，不仅会提升晶体管密度，更小的晶体管还会有更快的开关速度、更低的功耗和更优的能效。只要迭代，芯片密度、性能、功耗就能提升十几个百分点，这是工艺自带的红利。“就像是叠7纳米和叠3纳米，你说哪个更强？”