对先进封装技术的认识

对先进封装技术的认识

龚永林

摘要

先进封装已成为延续摩尔定律的引擎。本文认为先进封装主要体现于三维结构和异构集成，且在半导体行业已有多项实践案例；先进封装融合芯片、载板、电路板等多项技术成果，尤其封装载板和电路板更是凸显高端科技发展成果，担负着为电子电路产业开辟新赛道的重要使命。

0 引言

当前 ， 移动 通 信 、 高性 能 计 算 （high performance computing， HPC）、 人工 智 能（artificial intelligence，AI） 已成为电子信息产业的主流，其中半导体芯片是这些电子装备的头脑和心脏。然而，芯片功能必须通过封装载体得以实现，先进封装已成为决定行业竞争力和产业布局的核心技术。印制电路板 （printed circuit board，PCB） 是芯片的载体、电子封装的基础，电子电路行业必须紧跟先进封装发展，对其有所认识，才能有所作为。

1 先进封装的背景

半导体器件一直是电子设备的关键，计算机、手机和各种电子控制系统的升级主要是半导体芯片功 能 的 升 级 。 以往 数 十 年 来 ， 集成 电 路（integrated circuit，IC） 技术发展一般以摩尔定律来衡量，其体现出集成电路上可容纳的晶体管数目每隔 18~24 个月便会增加一倍，性能也会提升一倍，而价格却下降一半。

近年来，摩尔定律面临着物理极限和成本增加的挑战。通常针对单一芯片而言，制程工艺越先进，芯片晶体管集成度越高，核心面积越小，性能更强，成本越低。而芯片节点越小技术难度越大，成本也越高。如芯片节点从 28 nm 到 14 nm历经 2 年时间，基本在摩尔定律范围内；而 14 nm到 7 nm 则费时 5 年，偏离了摩尔定律；同时，从14 nm 到 7 nm、7 nm 到 5 nm、5 nm 到 3 nm 的研发费用和生产成本都成倍增加，印证摩尔定律面临极限，再向 2 nm 和 1 nm 芯片节点攻坚，其代价极高，性价比令人生畏。由此，半导体行业进入后摩尔定律时代，先进封装成为延续摩尔定律的引擎。先进封装是迎合新一代 AI 和 HPC 对高速计算、超高带宽和低功耗的必然需求，实现多功能、高密度、低功耗的创新封装技术已成为决定行业竞争力和产业布局的核心技术。

什么是先进封装？目前尚未见有明确定义。“先进”有时间界限，在四十多年前 IC 双列直插式封装及四侧扁平封装就属先进封装，二十多年前芯片尺寸封装、球栅阵列封装即属先进封装，此后又有倒装芯片封装、扇出型封装、系统级封装及晶圆级封装等皆属于先进封装。现阶段，先进封装是更进一步的创新设计与封装重构，体现在多芯片集成排列从平面向立体化及内部路径最短化 互 连 发 展 ， 即从 2.0D、 2.5D 向 3.0D 封装 发展；还体现在不同功能芯片集成于一体构成特有功能的封装体，即异构集成封装。综上，当前的先进封装旨在提高系统性能，如提升集成度、缩小间距尺寸、降低功耗等。

电子封装技术中的 2.0D、2.5D 和 3.0D 封装在物理结构、电气连接和集成度上存在显著差异 （见表 1），此外还有 2.1D、2.3D 封装的细分，此处不作具体分列。从 2.0D 到 3.0D 封装技术的演进体现在从平面集成到垂直堆叠、从低密度到超高集成的发展趋势 （见图 1）。

集成 电 路 的 封 装 包 括 单 片 集 成 （monolithic integration， MI）、 同构 集 成 （homogeneous integration， HOL）、 异构 集 成 （heterogeneous integration，HI）。单片集成是单个芯片的封装；同构集成是结构相同的多个芯片或在同一种材料上制作出所有元件的封装；异构集成则可实现异质异构的多个不同芯片封装于一体。

先进的封装技术以异构集成为中心，可将不同功能的小芯片 （如处理器、内存和高速传输）集成到类似积木堆叠的 3.0D 封装中 （见图 2）。异构集成是将小芯粒分别设计和加工，各芯片通过标准接口互连，这可改善信号线路路径和配电，进而显著提高系统性能、带宽和能效，减少功耗并优化热管理，提高产量并降低成本，同时保持模块化和未来的可扩展性。

随着工艺扩展接近物理极限，以单个大型芯片为中心的设计难以满足 AI 和 HPC 对高速计算、超高带宽和低功耗的需求。信息技术对中央处理器的依赖已转向图形处理器。CPU 的功耗在很大程度上趋于平稳，新趋势将 GPU 推向数据中心高速计算的前沿，也加剧功耗增加。目前单个 GPU可以千瓦级的功耗运行，而机架的功耗接近或超过数百千瓦级。由于空气冷却的限制，要推动应用程序运行提速不可只依赖于芯片，而需重新设计整个堆栈、算法、软件和处理器。

在此背景下，先进的封装已成为持续性能增长的关键推动因素。当今复杂的 2.5D 和 3.0D 架构将多个芯片和高带宽内存集成于一个封装体，这些方法可大幅提高计算密度和内存容量 （见图 3）。事实上，先进封装驱动的集成在计算能力和存储面积方面已实现数量级增长，可有效扩展并超越摩尔定律的传统预期。

2 先进封装案例

先进封装是创新封装模式的总称，并非固定于一种模式。笔者近期收集的先进封装案例如下。

（1） 先进的大规模生产封装技术之一是台积电的 基 板 上 晶 圆 上 芯 片 封 装 （chip on wafer on substrate，CoWoS），它通过转接板的精细间距布线和 载 板 实 现 GPU 芯片 和 高 带 宽 存 储 器 （high bandwidth memory，HBM） 的高密度集成 （见图4）。这种方法在 AI 加速器中被广泛采用，它在成本、封装尺寸和制造复杂性方面作了适宜权衡。目前 又 有 新 的 晶 圆 上 芯 片 在 PCB 上 （chip on wafer on PCB，CoWoP） 封装，其中芯片加再分布层 （redistribution layer，RDL） 与转接板后直接安装于 UHDI 的 PCB 中。

（2） 英特尔嵌入式多芯片互连桥 （embedded multi-die interconnect bridge，EMIB） 封装，将硅桥集成在有机载板内，实现无须转接板的高密度芯片间连接 （见图 5），从而降低成本，提高可扩展性，并在目标区域保留高带宽链路。同时，英特尔 的 EMIB 封装 与 Foveros 封装 相 结 合 （见图6）。Foveros 封装技术引入 3.0D 堆叠式设计，把不同逻辑芯片予以堆叠和连接，这是异构集成芯片的关键技术。传统大芯片可分解为小芯片组合，即将之前分散的不同模块合为一体，以满足不同应用、功耗及外形尺寸的设计需求，从而以更低成本实现更高或更适宜的性能，并开始采用玻璃基板技术。

（3） 扇出 封 装 （fan-out packaging）， 其通 过直接在封装上构建多个 RDL 输入/输出连接，以便在芯片放置方面提供更大自由度。如长电科技的XDFOI 全系列极高密度扇出型封装解决方案就是新型无硅通孔晶圆级极高密度封装技术：该方案实现多层布线层，线宽/线距为 2 μm，同时采用极窄节距凸块互联技术，封装尺寸大，可集成多颗芯片、高带宽内存和无源器件，可将不同功能器件整合于系统封装，从而大幅降低系统成本，缩小封装尺寸，因此该方案具有广泛的应用场景。

（4） 超高速互连需求正推动基于光学的互连，其中光学元件和电子元件集成于一个模块 （见图7），被称为光共封装 （co-packaged optics，CPO）。CPO 通过将光学元件直接与硅集成，最大限度减少信号损失和功耗，同时显著提高带宽和能源效率。如长电科技在 CPO 技术攻坚中实现关键突破，其高密度扇出型封装 XDFOI 技术专为 Chiplet 架构设计解决方案，并创新性地将光电器件与逻辑芯片集成于单一封装体，进而在物理层面重构光信号传输路径，以有效降低系统级互连损耗。

（5） 随着 AI 服务器和 HPC 设备的复杂性不断增大，大面积的面板级封装代表着又一项创新，以支 持 迈 向 万 亿 晶 体 管 系 统 级 封 装 架 构 的 路 线图 ［2］。ASE 开发 310 mm×310 mm 面板级封装自动化生产线，提供 2 µm/2 µm 的线宽/线距能力和空间容量。其从传统的圆形晶圆过渡到矩形面板，允许每单位放置更多芯片，进而提高材料利用率。而更大的面板可支持更高的吞吐量和更短的周期时间，同时集成越来越复杂的多芯片架构。

台积电正推进面板级封装，将其命名为 CoPoS（
chip-on-panel-on-substrate）。CoPoS 以面板 （Panel）取代 CoWoS 中的晶圆 （Wafer），可实现更大的封装面积，进而提升生产效率、降低制造成本。包括英特尔和三星在内，目前整个行业逐步走向面板标准化，主流尺寸有 310 mm×310 mm、510 mm×515 mm、600 mm×600 mm 等多种规格。与传统圆形晶圆封装不同，面板级封装采用矩形路径。为减少大尺寸面板涨缩和翘曲，业内正尝试采用玻璃基板以突破有机基板与硅基板的物理限制，并提升芯片排布密度，其被视为下一代先进封装的重要候选技术。

（6） 2026 年 5 月 26 日，众多媒体报道华为公司提出指导半导体产业发展的新原则——韬 （τ）定律。韬定律核心是以“时间缩微”替代“几何缩微”，通过逻辑折叠等创新技术持续压缩信号传播时延，进而提升晶体管密度与系统性能。韬定律从系统集成角度提出逻辑折叠技术，通过把电路分布到垂直堆叠的多层有源芯片上，来缩短关键路径的走线长度，从而提升芯片性能。可以说，韬定律结合异构集成和 3.0D 封装技术，从先进封装维度优化技术路径，是实现“时间缩微”的物理手段。

3 先进封装对电子电路产业影响

3.1 芯片、封装和电路板界线交融

先进封装并非简单的三维互连技术，其涉及结构完整性、信号完整性、电源完整性和热性能的紧密耦合。应对这种复杂性需兼顾芯片、封装载板、电路板，从系统性的协同设计到物理实施都不可忽视。

从电子系统技术角度来看，芯片封装必须有载体或载板，IC 或模块组件安装又必须有电路板，电子电路技术起着关键作用。电子组装传统制程是芯片制作、封装和测试，IC 与元器件组装是按顺序分别进行，但在当今 AI 环境中，硅芯片、封装、电路板之间构成极其复杂的机械约束、信号连接和热解决方案，无法孤立解决。因此，整个技术栈系统化，上下工序之间密切相连甚至交叉渗透。

目前，部分先进封装通常分别制作芯片和载板，集合于封装测试企业后，完成封装成为 IC，如图 8 所示。其先固定芯片，再外接 I/O 引线形成载板，这种封装过程同时也是载板制作过程，易致芯片、封装、电路板界限模糊化。

电路板内埋置元器件结构，埋元件包括无源元件 （C、R、L 等） 和有源元件 （IC 或裸芯片）；这不仅增加 PCB 上元器件容量，还可缩短信号传递路径，进而改善电路板电气性能和整体可靠性；同时包含异构集成和 3D 结构，相当于系统级封装［3］。此外 ， 3D 打印 的 增 材 制 造 （additive manufacturing，AM） 可以通过多种材料多层复合，构成含有电子元件的电路模块，如模内电子 （in-mold electronics，IME） 技术融合印制电路、贴装元件与芯片、注塑成型工艺，进而构成电子电路功能模块；超高速互连需求正推动基于光学的互连，其中光学元件和电子元件集成封装于一个模块，成为 CPO 模块。

随着 HDI/UHDI 技术发展，载板与 UHDI 板技术正相互融通，PCB 已从传统的电路载体演变为异构 集 成 的 关 键 平 台 。 具有 UHDI 专业 技 术 的PCB 制造商发现进入先进封装市场的机会，而半导体公司也在探索载板制造和直接封装。如晶圆上芯片通过转接板连接安装在载板上或直接安装在 PCB 上，由此开创“半导体芯片+先进封装+电路板”的新电子生态系统。

上述电子功能系统集成中，在元器件之间牵线搭桥和容纳它们的是电路板。单一芯片或元器件设计与制作较容易，而在系统内发挥作用实现应有功能靠的是连接电路 （也有光路），因此电路板在系统中挑起大梁。目前的先进封装通过新颖封装制程与结构设计，能将多个芯片整合于同一系统，并涵盖 2.5D 至 3.0D 与异构集成系统架构，通过载板或搭配转接板、RDL 等组合，来完成不同先进封装结构。

近两年，美国国会和欧盟均通过了“半导体芯片法案”，以鼓励和支持芯片制造业在本土发展，其中也包括促进封装载板和 PCB 发展。上述法案将支持范围从半导体扩展至 PCB 和 PCBA 等战略领域，这是因为芯片不能在空中飘浮，只有落实于载板和 PCB 才能发挥作用。

3.2 电子电路技术提升

3.2.1 载板和电路板技术

IC 封装载板为在较小板面上支持更多小芯片（chiplet），并集成更多不同功能元器件以构成高性能模块。如图 9 所示，业内趋向于高阶 UHDI 板结构，其单元尺寸大、层数高、线条细，互连安装采取小节距倒装芯片，采用凸块或铜柱实现更小的间距尺寸：40 μm 节距、25 μm 连接盘、10 μm孔、2 μm 线宽/线距。

先进封装载板制造工艺类同 UHDI 板，包括半加成法 （semi-additive process，SAP） 和改进型半加 成 法 （modified semi-additive process，mSAP），传统的减成法 （铜箔蚀刻法） 已不适应。

微导通盲孔加工面临盲孔连接盘和孔径越来越小、基材种类繁多、所用激光源持续变化。在当前 PCB 量产中，CO2 和紫外纳秒依然是高吞吐量生产的行业标配，随着产品设计不断向更小尺寸发展、材料越来越敏感，皮秒技术正被越来越多地采用。该技术包括紫外或皮秒激光与 CO2 激光组合工艺，可实现高精度与高产能的完美结合。此外，超短脉冲冷加工的飞秒激光也在研发领域或超高端的半导体先进封装场合有所应用。

对于玻璃基板 TGV 激光钻孔，大致可分为 UV激光烧蚀钻孔、飞秒激光直接钻孔及激光诱导蚀刻法 （laser-induced deep etching，LIDE）［4］，三者在加工机制、孔型质量与产能表现上具有差异 （见图 10），而 LIDE 产能最高、品质最佳，对后续金属化孔有利。

玻璃基板的极微小钻孔加工已有利用深紫外区域的 1.5 ps 超短脉冲激光案例，其成功在 0.2 mm 厚玻璃板上钻出直径小于 10 μm 的孔，甚至完成深度为 1 mm、直径为 3 µm 的超高 AR （aspect ratio，纵横比/深径比） 孔加工。玻璃载板 TGV 由化学镀铜或气相沉积、溅射金属晶种层实现，并可获得线宽/间距 （L/S） =5/5 μm 的微细图案，甚至玻璃基转接板达到 L/S=2/2 μm。

3.2.2 材料与设备技术

基材是 IC 载板性能和可靠性的关键因素，先进封装载板除拥有与高端 PCB 类同的低介电常数、低介质损耗等电性能外，还需使基材薄型化，以推动高层数载板轻薄化；热量正成为一个关键因素，要获取优异的耐热性、尺寸稳定性和防翘曲等特性，必须关注各种材料 （绝缘介质层、导体层、焊料等） 热膨胀系数的差异，使 CTE 与硅芯片相匹配，以免封装内出现开裂故障。

IC 载板和转接板用基材有有机基板、硅基板、玻璃基板和陶瓷基板，选择时必须考虑性能、可靠性和成本。有机基板成本低，且与载板具有更好的 CTE 匹配，但导热性较低，典型的有机树脂是双马来酰亚胺三嗪；硅基板具有优异的电性能和导热性，但很昂贵且容易翘曲；玻璃基板具有优异的电性能和更接近硅的 CTE，但脆性大、加工性差；陶瓷基板的热膨胀系数与硅相近，与芯片之间的热膨胀差异较小，有助于抑制翘曲，且其耐热性能优异，缺点也是脆性大、加工性差。

先进封装载板和转接板都需轻薄化，在积层制程中带有玻璃纤维增强的半固化片作为绝缘层已难以适应。无玻璃布增强的积层膜应用逐渐增多，典型的积层绝缘材料为 ABF。目前 ABF 呈多样化，如：感光型绝缘介质膜具有低 Dk、低 Df、低 CTE 与优异的热机械稳定性；感光型聚酰亚胺薄膜可如光致干膜一样平整贴合于大面积基板上，并经 曝 光 、 显影 产 生 微 小 盲 孔 ， 进而 形 成 小 于10 µm 的微孔，效率胜过激光钻孔，甚至在膜厚10 µm 下，稳定实现 6 µm 的超小微孔。

目前铜电镀技术为 TGV 实用化的主流方案之一，但此项技术存在制程时间冗长、导通孔内易产生裂缝等问题，由此导电膏填孔技术受到重视，且开发 TGV 用铜浆料不断获得新进展。目前新开发的玻璃通孔用铜浆料其导电性接近电镀铜层，可直接填充至导通孔内，与既有电解镀铜相比，新技术制程时间可缩至约五分之一，同时减少玻璃碎裂风险。

专用设备方面，为应对越来越精细化的要求，图形制作中激光直接成像设备已必不可少，且其含有自动定位及补偿功能，解像分辨力高。如 IC载板最小线宽为 2 μm，那么设备能力在最小线宽1 μm 的对位精度为±1 μm。激光钻孔机为迎合不同基材钻孔要求，需配置不同激光源组合。直接金属化孔线、电镀线、蚀刻线等湿处理设备都需智能控制、自动化药水添加补偿，包括做好废弃物回 收 利 用 和 绿 色 生 产 。 检测 设 备 需 配 置 高 分辨自动 光 学 检 测 （automated optical inspection，AOI）、精密细节距电路飞针检测机等。如飞针检测机既要大尺寸、快速高效高吞吐量，又要适合高密度 （如连接盘尺寸为 10 µm、节距为 25 µm），还要有开尔文 （4 线）、埋电阻/电容和耐压测试选项，包括 X-ray 和 CT 非破坏性测试仪、扫描电镜

和能谱分析仪等。

总之 ， 为适 应 先 进 封 装 需 求 ， 封装 载 板 和PCB 技术都将提升到新的高度，产品、材料、设备乃至整个产业链必须同步发展。

4 结语

现阶段，电子封装先进性在于三维堆叠和异构集成，封装逐渐成为系统。先进封装正为电子电路产业发展开拓新路径，为此我们要认识先进封装是什么？电子电路产业如何满足先进封装要求？唯有如此才能在新赛道上阔步前进。希望本文对业内人员有所启示。当然，笔者并非专家，所述内容大多为汲取网络知识并作自我消化，所述观点仅供参考。