2023年8月下旬华为Mate60系列开卖以来，华为麒麟芯片由谁代工便成为业界和坊间高度关注的话题，甚至诸如TechInsights等市场调研机构拆解了Mate60的手机芯片，也未直接得出其芯片究竟由谁代工。当然，关于Mate系列的芯片代工话题，坊间传闻很多，特别是关于代工技术，诸如193nm浸没式光刻+多重曝光等的消息在网络上被炒得沸沸扬扬。

笔者也对Mate系列芯片代工问题一直关注，因为就193nm浸没式光刻技术本身而言，其相比EUV存在巨大技术鸿沟，某种意义上是很难直接用于5nm芯片制造的。不过在CSTIC2023峰会上，伍强等发表的一篇关于将193nm浸没式光刻工艺用于5nm逻辑芯片中的可行性论文《The Possibility of Using 193nm Immersion Lithography Process For 5nm Logic Design Rules》，连同伍强等之前相关研究成果等综合分析，相关研究成果某种程度上解答了笔者之前一直存在的诸多疑问。本文笔者将伍强该论文要点做了摘录和汇总后供大家参考。

193nm浸没式光刻技术应用于5nm 逻辑设计面临的一些主要工艺挑战

晶体管进入FinFET后，衡量晶体管尺寸的主要参数有FP、CCP、MP等以及附表1中没有列出的晶体管高度、宽度等。根据表1，7nm和5nm的典型FP（Fin pitch，鳍间距）分别为27-30nm和22.5-25nm，CCP（Contacted Poly Pitches，接触孔-栅间距，表1中为Gate pitch）分别为54-58nm和48-50nm，MP（ Metal Pitches，金属间距）分别为40nm和30-32nm，VP（Via pitch，通孔间距）分别为40-56nm和36-50nm：

资料来源：伍强等论文《The Possibility of Using 193nm Immersion Lithography Process For 5nm Logic Design Rules》

通常集成电路制造工序分为前道工序（Front-end-of-line，FEOL）和后道工序（Back-end-of-line），分别对应晶体管的制造即晶体管与金属线的互连（先进制程中还划分出中道工艺MEOL（Middle-of-the-line），即晶体管与第一层金属层的互连，皆因FinFET晶体管鳍片与栅极的制作相比平面CMOS过于复杂，在过程中采用大量传统工艺中没有的新工艺）。在FEOL中最重要的两大工艺流程是鳍片Fin和栅极的制造，参照表1，7nm节点中，鳍片通常用带剪切层的SAQP（自对准四重曝光），栅极则用了SADP（自对准双重曝光）。对于7nm后端工艺（主要是金属互连及通孔形成），则可使用193nm浸没式自对准光刻刻蚀技术（SALE2或SALELE）和三重光刻刻蚀技术（LE3或LELELE）。当然也可以看出，有厂商在7nm后端工艺引入了0.33NA EUV光刻技术，在此不表。

5nm是业界第一次大规模引入EUV的全新节点，不过参照论文给出的表1,3nm及以前的节点，在鳍片制造中仍然可用SAQP工艺，2.1nm及以后得节点则全部导入EUV光刻技术。相应的5nm栅极层同样可使用SAQP（自对准四重曝光）和SADP（自对准双重曝光）。不过在5nm节点金属层及通孔工艺中，很明显看到193nm浸没式光刻技术不见踪影，而即便采用EUV光刻，也让然要通过两次光刻刻蚀工艺实现金属化及通孔，同时也更直观说明了193nm浸没式光刻技术在后端工艺中的局限性。

在论文中，伍强等人基于先前研究设计了一个FP为22.5nm 、CCP为50nm、MMP为30nm、PD-PG-PU为1:1:1的6T SRAM 单元模型，分析了193nm浸没式光刻技术用于5nm逻辑的工艺挑战。（伍强等团队相关研究参照资料有：A Photolithography Process Design for 5nm Logic Process Flow,2019；5nm Fin SAQP Process Development and Key Process Challenge Discussion,2020；HD SRAM bitcell size shrink beyond 7nm node by CFET without EUV,2020等，对5nm逻辑工艺流程光刻工艺设计及非EUV光刻技术下7nm/5nm光刻工艺设计及晶体管结构设计等进行了大量研究。

在研究团队构造的6T SRAM单元模型中，在仅使用193nm浸没式光刻技术的情况下，伍强等人初步设计了一种增加曝光次数的工艺，如下图1所示：

资料来源：伍强等论文《The Possibility of Using 193nm Immersion Lithography Process For 5nm Logic Design Rules》

通过两种工艺对比可以看出，相比EUV光刻工艺，采用193nm浸没式光刻工艺不仅增加了光刻步骤（图例中关键层至少需要两次光刻刻蚀工艺，部分甚至需要4次），而且受限于其分辨率，栅极触点形状从矩形变化为圆形，这种形状变化可能导致连接源极/漏极和门极的共享触点之间沿栅极长度（Y方向）的潜在短路风险，这也是193nm浸没式光刻技术用于先进节点面临的重要难题。相比之下，0.33NA EUV工艺可以提供更小圆角，有助于更好实现连接层之间的形状封闭，降低了光刻工艺本身带来的缺陷。

将193nm浸没式光刻工艺用于5nm芯片的直接结果就是成本的上升。伍强等2020年发表的论文《5nm Fin SAQP Process Development and Key Process Challenge Discussion》中对比了193nm浸没式光刻与EUV光刻在5nm关键层工艺设计中的差异。相比EUV，用193nm光刻技术完成FinFET从鳍片到金属层M1的过程需要26块掩膜版，相比之下EUV则仅需要11块。晶圆制造材料中掩膜版占比达到13%左右，仅次于硅片与电子特气，光刻工艺导致的成本压力可见一斑。

193nm浸没式光刻用于5nm 后关键工艺面临的主要挑战。

伍强等人在论文中分布分析了193nm浸没式光刻用于5nm逻辑后剪切层工艺、接触工艺与通孔工艺面临的主要挑战。

1、剪切层工艺挑战

在逻辑电路制造中，从65nm工艺开始就采用剪切层工艺来提高图案密度。下图2显示了SRAM单元的S/D 块示意图，不同颜色的矩形代表193nm浸没式光刻技术下单个掩膜的拆分。光刻工艺关注的是以最大保真度投射设计图案的能力，但在剪切层工艺中，由于设计规则或光刻工艺的限制便存在最小成像面积，也就是所谓的2.5Square。Square由CD尺寸的平方来定义。例如，采用193nm负显影（NTD）光刻工艺的CD约为37-50nm。以45nm为例，最小面积为45*45*2.5=5062.5平方纳米，即宽度为45nm、长度为112.5nm的条形：

资料来源：伍强等论文《The Possibility of Using 193nm Immersion Lithography Process For 5nm Logic Design Rules》

在图2中，最小掩膜图形尺寸为22.5nm*50nm，而如果将45nm*112.5nm的相同面积矩形作为光刻目标（显影后检测，ADI），则刻蚀后（刻蚀检测后，AEI）图形尺寸将变为22.5nm*67.5nm，这是采用NTD工艺的193nm浸没式光刻和常规等离子刻蚀工艺所能产生的最小面积，但也明显大于最小掩膜图形尺寸22.5nm*50nm，这将违反设计规则。

2、接触工艺挑战

如前所述，第二个挑战栅极的接触工艺。由于193nm浸没式光刻工艺成像的分辨率限制，图1中较长的矩形变成了下图3所示的圆形，可能会导致相邻导体之间的潜在短路。此外，如果193nm浸没式光刻最小ADI CD约为55nm（正显影后为65nm），因此最小AEI CD约为30nm。一个小于30nm的AEI CD可能会引入残余或缺陷。与上述EUV工艺下25nm的ADI CD相比存在更高的缺陷风险。

资料来源：伍强等论文《The Possibility of Using 193nm Immersion Lithography Process For 5nm Logic Design Rules》

3、通孔工艺挑战

通孔工艺与栅极接触工艺类似，刻蚀工艺难点在于如何在30nm的MMP条件下将约55nm的ADI CD缩小到约16nm。然而对于SRAM单元，论文图5和6中，通孔0的CD可为20-25nm，金属M1的最小间距可为45nm。然而对于55nm的ADI CD而言，即使是制作25nm的AEI 通孔CD也具有挑战性。研究团队提出的解决方案是使用两块硬掩膜，将通孔缩放过程分为两个步骤进行。

资料来源：伍强等论文《The Possibility of Using 193nm Immersion Lithography Process For 5nm Logic Design Rules》

4、金属工艺和套刻挑战

在论文图6中研究团队绘制了用于SRAM的M1图案，采用了带剪切层工艺的自对准光刻刻蚀工艺（SALE2），其中剪切层工艺采用LE2工艺。如前所述，这种金属工艺可以采用193nm的浸没式光刻工艺，每次曝光最小间距为90nm。但对于最小间距为30-32nm的一般金属工艺来说，如果使用193nm浸没式光刻，由于至少需要三重图案化，自对准将至少会被部分破坏，这将带来一定的工艺偏差。

在论文图7a-7e中，如果在30-32nm的金属工艺中采用193nm浸没式光刻，则原始的自对准将是在金属线之间至少有一个空隙没有自对准，一些轻微的套刻可能导致短路或可靠性问题：

资料来源：伍强等论文《The Possibility of Using 193nm Immersion Lithography Process For 5nm Logic Design Rules》

伍强等人在论文中引用了ICSICT2022会议上发表的论文《A CDU Budget and Process Windows Study with EUV Lithography for 3nm CFET Logic Processes and an Outlook for Future Generations》中的研究数据，无自对准下金属LE中边缘放置误差（EPE，Edge Placement Error）增加2.75nm，而自对准SALE2工艺中EPE为0.56nm（3σ下也仅增加2.2nm）。实际上在后端工艺中套刻精度是影响光刻刻蚀工艺的重要因素，因为两次图形之间的套刻误差将转变为CD误差，严重影响后续工艺甚至器件的可靠性。

此外，根据论文中图7，对于M1-2和M1-3的切割，在没有套刻或长度窗口情况下，最大AEI尺寸为60-64nm（MMP为30-32nm）*25nm（宽度）。如果长度 10%加上2-3nm的3σ 套刻窗口，剪切层长度将增加值48-51nm。正如前面讨论的，如果使用NTD即负显影技术，则可以获得宽度45nm、长度为110nm左右的最小ADI线宽，这相当于25nm*70nm的AEI 尺寸，但刻蚀后仍很难达到48-51nm的最大长度，仍将违反光刻最小面积规则。关于这一问题，研究团队提出的解决方案与与通孔层方法类似，即使用两块硬掩膜，将通孔缩放过程分为两个步骤进行。

综上所述，这篇文章认为，在5nm逻辑设计规则中使用193nm浸没式光刻工艺会面临诸如圆形共享触点可能造成电路短路、通孔和剪切层工艺的ADI和AEI线宽目标之间刻蚀偏置非常大等关键挑战，但也认为如果放宽一些设计规则和使用2个硬掩膜等方法，可能会降低几个关键工艺刻蚀偏差所带来的困难。

总体来说，在国内无法通过正常贸易获得EUV光刻机及国产EUV光刻机遥遥无期的大背景下，将193nm浸没式光刻技术用于5nm逻辑芯片是可能的，但相比EUV光刻面临的工艺挑战很大。

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