京都大学｜去除SiC氧化膜界面缺陷的解决方案

在SiC晶圆和晶体管的制造过程中，需要对SiC表面进行氧化，碳化硅 MOSFET 热氧化过程中，会在表面形成SiO2氧化膜，这被视为SiC的一大优点。但此时氧化膜与SiC之间的界面会出现比Si大100倍以上的缺陷，这一问题极大地限制了器件的性能。

选择用适当的方法（如氢蚀刻等手段）去除这些缺陷至关重要。

为了减少这一缺陷，20多年来众多研究人员不断尝试也不断失败，几乎未能取得进展。

下面就展示了3种常规的方法，如图1是标准方法“热氧化 一氧化氮（NO）气体处理”和此次研究（“表面缺陷去除 氧化膜堆积 N2处理”）的方法。图2比较了分别用这两种方法形成的SiO2/SiC界面缺陷，图3比较了利用各种方法制作的SiC晶体管（MOSFET）的性能。如图所示，在完全不使用剧毒气体的情况下，与常规的全球标准方法（目前的最好方法）相比，界面缺陷降至标准方法的约五分之一，晶体管性能提高2倍。另外，此次研究实施了很多系统性的实验，确认只要SiC半导体表面有轻微的氧化，就无法形成这种超高品质的界面。

图1：形成SiO2/SiC结构的方法模式图

图2：SiO2/SiC的界面缺陷大幅减少

图3：SiC晶体管的性能提高

上述（1）~（3）中，过去单独尝试过（2）或（3），但没有得到理想的结果。此次证实，上述（1）~（3）缺少其中哪一点也无法获得高品质界面。

近年来，京都大学研究生院工学研究科的木本恒畅教授等人通过 “无需氧化制作氧化膜” 的逆向思维，成功地大幅降低了缺陷。

东京工业大学物质与信息卓越教育院的松下雄一郎副教授等人按照第一原理计算发现，SiC热氧化后，界面必定会高密度出现源于碳原子的缺陷。

根据松下副教授的计算结果，通过基于理论的思考和反复实验，木本教授等人发现一些工序对减少缺陷是有效的。其中一个是在形成氧化膜之前通过氢蚀刻去除残留在SiC晶圆表面的缺陷，然后在基材表面使用化学成膜的CVD方法来沉积SiO2的做法。也就是说如果能够在SiC表面形成高质量的氧化膜，那么在形成氧化膜时就不会出现新的高密度缺陷。

研究团队在沉积氧化膜后进一步使用一氧化氮（NO）气体进行了界面氮化，以实现界面的高质量化（图3）。结果与原来的业界标准相比，成功地获得了将缺陷降低到约1/5的高品质材料，表示载流子易移动性的沟道迁移率也提高了约2倍。

图3 新提出的SiO2/SiC制作方法

采用微细的沟槽结构
沟道迁移率提高6 80倍

木本教授的研究团队随后又进一步设法提高了性能。将芯片的结构由原来在晶圆表面制作栅极的 “平面型” 改为在表面挖出小沟槽埋入栅极的 “沟槽型”，在晶圆表面（0001）面表示的Si面垂直的A面和M面上形成氧化膜（图4、5）。由此，与以往的氧化膜成膜方法相比，沟道迁移率提高了约6 7倍。

图4 沟槽型MOSFET截面图

图5 SiC制MOS界面电子显微镜图像

此外，与实际制造的SiC晶体管一样，通过以较高浓度添加受主杂质铝的方法形成p型区域，并在A面和M面上制造出了MOSFET。由此将沟道迁移率提高到了原方法的6 80倍（图 6）。这样一来可靠性大大提高，同时芯片面积减少，使成本可降低到原来的三分之一左右。

图6 沟道迁移率的比较

木本教授表示，在他30年的研究生涯中，一直苦恼于氧化膜和SiC界面的缺陷。他笑着说：“到目前为止，我先后提出过100多个假设，但都失败了。一直都是摸着石头过河的状态。此次，我们第一次看到了问题的本质，我认为已经找到了根本性的解决方案。” 现在，SiC功率半导体的世界市场规模约为1200亿日元。预计5年后将增加到3000 6000亿日元，如果以此为契机加速SiC功率半导体的实用化，将会为社会的节能做出巨大贡献。

成功在350 下确认基本动作
功耗降至万分之一进入视野

近年来，集成电路的适应范围扩展到人无法触及的高温环境的势头越来越盛。在石油和天然气等的钻探作业中，地下温度超过300 时，就要实时传递地下信息。在行星探测中，金星表面的压力约为70个大气压，温度高达400 以上，探测器的着陆变得困难。此外，飞机和汽车的发动机燃烧室内有时会达到600 ，但也还需要在这种环境下精细地控制燃料混合比。

目前主流的硅半导体在250 左右就会发生故障，所以从理论上不可能应用于这些高温环境。而碳化硅由于具有在约800 的环境下也能正常工作的耐热性所以受到关注。木本教授列举了此前存在的课题：“SiC MOSFET的核心部分——氧化膜的耐高温极限约在 250 300 ，且容易受到辐射的影响，因此被认为难以在极端环境下稳定工作。”

由此受到瞩目的是使用 pn 结的结型场效应晶体管 (SiC JFET)。由于该器件在构造上本身不存在氧化膜，所以有望作为用于高温工作SiC集成电路的晶体管。但是，一般方法制作的JFET无法形成互补电路，所以需要大量的待机电力。在SiC集成电路被期待的应用环境——300 以上的高温环境下，供电也会受到限制，所以降低功耗一直是SiC JFET面临的一大课题。

一般的JFET的制作方法只能制成n型或p型中的一种，但木本教授与同一研究室的金子光显助教等人一起采用离子注入法，通过用高电压加速离子化的原子并使其与半导体碰撞并进入半导体内部，从而制作出器件，由此成功地在同一基板上制作出了n型和p型的JFET。离子注入法是工业上广泛应用的技术，从量产的观点来看也是很有前途的制作方法。

在制造实用型集成电路时，需要配置互补电路以降低待机功耗。为此，当没有电压施加到栅极时就没有电流流过晶体管的常断特性必不可少。虽然用传统的制造方法难以实现，研究团队用两个栅极从两侧夹住 JFET沟道区域的结构，实现了常断特性并降低了待机功耗（图 7）。木本教授自豪地表示：“正如预期的那样，这样制作出来的互补型JFET从室温到350 的温度范围内都能正常工作，并且待机状态下的功耗也被降至最大只有几十纳瓦甚至更低的程度。”

图7 JFET的示意图

与国外开发的使用了JFET的电路相比，木本教授的研究团队开发的电路功耗不到前者的万分之一，毫无疑问这是迈向实际应用的一大步。尤其值得注意的是，此次开发的电路可以使用SiC半导体的标准工艺制造，SiC半导体正在与集成电路不同的领域形成市场。木本教授展望道：“JFET是否可以通过微细化来实现小型化、高速化和高功能化，还需要进一步进行基础研究，我们将继续进行探讨。”

（TEXT：片柳和之、PHOTO：石原秀树）