光互连：一场AI巨头集体押注的"搬家"

2026年3月，NVIDIA掏出40亿美元，直接投资了两家光学器件供应商Lumentum 和Coherent。这笔钱不只是股权投资——协议里还包含了数十亿美元的长期采购承诺。几乎同一周，NVIDIA和AMD——两家在GPU市场上杀红了眼的对手，联手投了同一家光互连公司Ayar Labs——E轮5亿美元，估值37.5亿。再往前几个月，Marvell以最高55亿美元整个买下另一家光互连公司Celestial AI。

一条简单的问题浮现出来：为什么全球头部的芯片公司，突然都在疯狂往光互连上砸钱？

不妨想象你住在一栋大楼里。快递员每次停在小区门口，你走两百米取货。后来快递站搬到楼道口，走二十米。再后来直接放你门口——每往里搬一次，效率翻番。光互连正在经历一模一样的"搬家"，而那些百亿美元级别的投资和收购，本质上就是为这场搬家准备的"搬家费"。

快递站的道理很朴素——越近越快。那些百亿美元投资，赌的就是同一件事：能不能把光再往芯片里推一步。但每推一步，就会有新的账单出现。

一、起点：铜线为什么到了极限

讲光互连的演进，必须从铜线讲起。不是光比铜"更好"，而是铜已被自身的物理规律逼到了墙角。

1.1 信号衰减的频率依赖性

铜线传输高速信号时面临三重物理效应，层层叠加。

首先，趋肤效应使高频电流集中在导体表面，等效电阻随频率增大——频率越高，铜线的"可用截面积"越小。其次，PCB介质损耗成为高频段的主导因素：30GHz以上每米衰减超过30dB，信号还没走远就已经大幅弱化。两者共同压缩信噪比，最终逼近Shannon信道容量极限——112G PAM4已接近天花板，224G PAM4靠更复杂的均衡勉强支撑，448G SerDes迄今没有成熟方案[1]。

这三重效应不是并列的，而是递进的：信号跑得越快，路上遇到的阻力越大，物理规律给出的"通行证"就越苛刻。

1.2 DSP的功耗——"搬运费"追上了"货值"

铜线传输高频信号时，损耗随频率急剧增长。工程上的应对方案是DSP——对接收到的失真信号做均衡、纠错和时钟恢复，本质是用计算功耗补偿信号在铜线上损失的能量。

这个方案本身是成熟的。真正的问题在于：DSP的功耗与通道损耗呈超线性关系——速率翻倍，补偿开销不止翻倍。当前一个800G光模块约16-17W，DSP已吃掉50-60%[2]。用大白话说：每搬1个bit的数据，搬运工消耗的能量已经逼近所搬数据本身的计算价值。速率再往上走，搬运比干活还贵——铜线的物理边界，不在算力上，而在"搬运费"上。

1.3 互连墙的现实

AI大模型的规模扩张，让铜线互连的固有局限从背景问题变成了制约算力的核心瓶颈。模型参数规模每2-3年增长一个数量级，GPU显存6年仅增长数倍，差距只能靠集群互连填补。而GPT类Decoder模型的算术强度（单位数据搬运量对应的计算量）小于1ops/byte[3]—— GPU不是在等算力，而是在等数据。就像一台超跑堵在单车道土路上，发动机再强也无济于事。光互连的登场，前提不是"光更好"，而是铜的能耗效率已被物理规律锁死。

图1：光互连五阶段演进路径：从面板到芯片表面

二、LPO：去掉模块侧DSP

2.1 核心逻辑

理解了DSP功耗与通道损耗的正相关，LPO（Linear Pluggable Optics）的逻辑就自然浮出：如果Host侧SerDes的均衡能力足够补偿通道损耗，模块侧的DSP就是冗余。

传统信号链：ASIC→铜通道（约300mm）→DSP（重定时+均衡+FEC）→调制器→光纤

LPO信号链：ASIC→铜通道（约300mm）→线性放大器（仅幅度补偿）→调制器→光纤

光模块仍在前面板上，电通道没有缩短。关键改变是模块侧去掉DSP——不做重定时、不做FEC，只做线性幅度补偿，Host侧SerDes自带均衡器承担补偿工作。效果：800G LPO功耗约8-9W，比DSP模块省约50%，成本降约30%[1]。

LPO的本质是对已有物理余量的更优利用，而非新技术突破。好比两个人面对面说话——不需要第三个人站中间传话。距离够近，直接说就行。

2.2 LPO的结构性边界

LPO解决了功耗，但密度墙从未消失——光模块仍在面板上。以51.2T交换机为例，前面板可用宽度约300mm，64个800G端口间距不到5mm，而光模块有最小尺寸约束，面板容量是刚性约束。好比一个固定长度的插排——插头可以做得更窄，但插排长度不变，能插的数量有数学上限。此外，去掉模块侧DSP的前提是Host均衡余量足够用，速率越高、通道条件越差，这一余量越难满足——到224G以上场景，LPO适用空间大幅收窄。

密度和适用速率是LPO的两条结构性边界，无法通过优化绕开。突破它们的唯一方式：换位置。

三、NPO：光引擎搬到封装旁

3.1 从面板到近封装

NPO（Near-Packaged Optics）将光引擎从前面板移到ASIC封装旁边的Socket上，光纤从封装侧面走——OIF明确定义为"Socketed, near-package optics"[1]。

这个移动带来三重收益：电通道从约300mm缩短到约50mm，SerDes功耗可从15-30pJ/bit降到5-10pJ/bit[1]；前面板密度问题消失；可使用XSR等低功耗串行接口。

3.2 NPO的边界：收益有上限，代价已浮现

但NPO是"半步"——光引擎靠近了ASIC，却没有进入封装。两者之间仍有有机基板上的走线，插入损耗还在，SerDes也还无法去掉。

更关键的是热串扰开始现身。热传导遵循傅里叶定律，热流强度与距离成反比——光引擎从约300mm靠近到约50mm，热耦合强度增加约6倍。就好比冬天烤火：离火炉3米只感到微温，挪到半米处已经烫脸——这个物理规律不会因为"烤的是芯片"就网开一面。Broadcom Tomahawk 5运行功耗约450W，是功率密度极高的热源；而光子器件对温度极度敏感，激光器每升温1°C，输出功率即下降[4]。NPO省下的功耗，部分被更复杂的热管理消耗。

只要光引擎还在封装外面，插入损耗就无法消除——NPO因此被视为过渡方案。

四、CPO：光引擎进入封装——靠近的极限

4.1 共封装的物理基础

CPO（Co-Packaged Optics）将光引擎和ASIC封装在同一块基板上，电通道缩短到10mm以内。插入损耗接近消除，SerDes功耗降至最低，封装内互连密度大幅提升，前面板完全解放[1]。TSMC的COUPE方案采用SoIC混合键合，EIC-PIC互连带宽超过100GHz，2026年进入量产。

但"共封装"意味着光引擎与ASIC共享同一热环境——这引出CPO最核心的矛盾。

4.2 调制器路线之争——CPO的技术悖论

CPO最激烈的分歧是调制器路线之争，背后是一个根本性物理悖论。

三种主流方案特性对比[2][4]：

表1：CPO三种调制器方案特性对比

MRM比MZM小50-500倍，在CPO封装面积严格受限时，只有MRM密度才能满足高端口数需求——这是NVIDIA选择MRM的原因。但MRM对温度极度敏感：共振腔的谐振条件依赖有效折射率，温度变化1°C即可能使谐振波长偏移0.1-0.2nm，一旦失锁整个通道彻底丢失[4]。

悖论的本质是：CPO的驱动力是"靠近ASIC以缩短电通道"，但靠近意味着热耦合最大化——而光子器件恰恰是系统中对温度最敏感的部分。好比为了省管道把暖气片从外墙挪到沙发背后——管路短了、取暖快了，但沙发也更容易被烤变形。驱动力和障碍，来自同一个物理源头。

Broadcom选择MZM——热稳定好，但密度受限；NVIDIA选择MRM——密度高，但每个微环需要实时温控回路，系统复杂度骤增。两条路线，是同一悖论的不同折中[2]。

图2：CPO三种调制器方案的技术分歧：面积、功耗、热稳定性

4.3 热管理与可靠性

CPO的热管理挑战分三类：同一PIC上器件互相加热、Driver/TIA发热经界面传导至光子层、数百瓦ASIC热量经基板传导直接加热光引擎——最后一类最严重。目前所有量产CPO方案均依赖液冷来维持光引擎的稳定工作温度[4]。

可靠性方面，据Meta在ECOC 2025上的超大规模评估报告[5]，CPO（TH5-Bailly）年失效率约0.34%，优于可插拔模块的约1.7%；但CPO的光引擎与ASIC共享封装，热应力和CTE失配引入了新的失效模式，FIT值约67，距行业部分目标（<10）尚有差距。可插拔模块损坏后可30秒热替换，CPO的修复时间更长——在超大规模集群中，恢复时间的差异比FIT数值本身更关键。

图3：CPO热串扰的三类传导路径

4.4 TCO视角

CPO光引擎功耗5.2-5.5W/800G，比DSP模块省约65%，单台51.2T交换机可节省约650W[7]。建模分析表明CPO可降低总网络成本约31%，但集群总成本降幅仅约3%——因为互连设备只占AI集群总成本的小头[2]。

但3%不是重点。当集群大到超出了铜缆互连上限时，CPO就不是"省多少钱"的问题，而是"集群还能不能搭起来"的问题。

五、OIO：从芯片边缘到芯片表面

5.1 岸线带宽墙——几何规律的硬约束

CPO提升了端口密度、降低了每比特功耗，但终将撞上一堵更底层的墙：芯片边缘不够用了。

这来自一个简单的几何规律：芯片算力来自面积（按r²增长），但传统I/O接口只能放在边缘（按2πr线性增长）。边长翻倍，算力变成4倍，边缘I/O只变成2倍——随着芯片越来越大，I/O带宽相对算力的比例持续下降。这就是岸线带宽墙（Shoreline Bandwidth Wall)[6]，它是几何规律，无法通过工程优化绕开。

打个比方：体育馆座位数按面积膨胀（r²），出口却只能沿外墙一圈布置（2πr）。场馆越大，单位出口宽度要疏散的人就越多——就算把一整圈墙全做成门，门的总宽也只沿周长线形增长，永远追不上座位数的平方扩张。这是几何规律，绕不过去。UCIe Advanced（3nm工艺）已将边缘I/O线密度推到10.5Tbps/mm，比224G SerDes提升约25倍[6]——但仍没有摆脱"边缘"这个几何约束。线性进步追不上平方增长，除非换维度。

5.2 从2πr到r²

OIO（Optical I/O）的本质是：让光接口不再局限于芯片边缘，而是分布在芯片表面——从2πr突破到r²。光可以通过光栅耦合器垂直进出芯片表面，不需要走边缘。这是电信号做不到的，电信号必须沿金属走线到边缘焊盘才能引出。

带宽密度对比：224G SerDes约0.4Tbps/mm（边缘），UCIe Advanced约10.5Tbps/mm（封装边缘），OIO目标4+ Tbps/mm²（芯片表面）——维度已经不同，这正是突破的本质[7]。

OIO的三类主要实现路径：① 单片集成（PIC+EIC+CMOS同片），延迟最低，但工艺兼容性挑战大；② 混合集成（PIC die+EIC die，3D键合），工艺灵活，性能接近单片；③ 芯粒化OIO（光I/O chiplet，UCIe接口），模块化设计，灵活性最高，Ayar Labs TeraPHY为代表[7]。再叠上DWDM的波长复用[4]，空间和波长两维相乘，带宽密度远非边缘可及。

图4：岸线带宽墙：r²增长vs 2πr增长

六、底层逻辑：两条物理规律驱动的必然

回顾光互连演进，底层驱动力收束为两条物理规律的交织：

规律一：信号损耗的频率依赖性。趋肤效应和介质损耗使铜线损耗随频率超线性增长。DSP用算力补偿损耗，但功耗与补偿量超线性相关——存在功耗效率极限。这迫使电-光转换点不断向芯片方向移动。

规律二：热传导的距离依赖性。傅里叶定律决定热流强度与距离成反比。光子器件越靠近ASIC，电气收益越大（通道短→损耗低→功耗省），但热耦合强度同步增大。每一次靠近都付出热代价。

两条规律的交织，构成了光互连演进的底层双螺旋：

表2：光互连演进的四阶段与双螺旋驱动力

趋肤效应不会因工艺进步而消失，傅里叶定律不会因封装创新而失效，r² vs 2πr不会因芯片设计而改变。光互连的演进路径，是物理规律的必然——不是技术路线选择，而是在物理约束下的唯一可行解。

图5：光互连演进的底层双螺旋驱动力

结语

从面板到封装旁，从封装旁到封装内，从封装内到芯片表面——光互连的四次前进，驱动力始终是两条物理规律的交织：信号损耗随频率增长迫使光向芯片靠近，热传导随距离缩短迫使每一步靠近都付出代价。

回到开头那个问题：为什么全球芯片巨头在疯狂往光纤上砸钱？因为从可插拔到共封装，每一步都不是技术路线的"偏好"，而是物理规律在逼着产业往同一个方向走。规律一推着光靠近芯片，规律二让每一步靠近都付出热代价——一推一阻，就是这场"搬家"的全部底层逻辑。

华尔街和硅谷已经用百亿美元投了票。接下来的问题是：光还能搬多近？以及，谁来为下一次搬家买单。

参考文献

[1] Optical Internetworking Forum (OIF). Co-Packaging Framework Document. OIF-Co-Packaging-FD-01.0, 2022.

[2] Bailly D, et al. 1.6 Tbps FOWLP-Based Silicon Photonic Engine for Co-Packaged Optics. Journal of Lightwave Technology, 2024, 42(13): 3346-3357.

[3] Levy M. AI and the Memory Wall. IEEE Micro, 2023, 43(3): 50-59.

[4] Yang Y, et al. Thermal management in co-packaged optics: from device assembly to system operation. SPIE Advanced Photonics Nexus, 2026.

[5] Meta Platforms. Co-Packaged Optics Evaluation in Hyperscale Datacenter Fabric Switches. ECOC, 2025.

[6] Lin M S, et al. A 32Gb/s 10.5Tb/s/mm 0.6pJ/b UCIe-Compliant Low-Latency Interface in 3nm. ISSCC, Session 36.1, 2025.

[7] Ayar Labs. Ayar Labs Unveils Industry's First UCIe-Compliant Optical I/O Chiplet TeraPHY™ Delivering 8 Tbps of Bandwidth. April 2025. https://ayarlabs.com/news/