半导体产业，已经不是靠“缩一缩”就能跑得动的时代了。

在摩尔定律的尾部，我们不再争论“还有没有空间”，而是在逼问——还有没有未来？

看着AI模型的算力曲线如指数爆炸，谁都清楚一句话：

这不是AI在等芯片，是芯片产业正在被AI强行拉着加速进化。

从FinFET到GAA，再到CFET，芯片架构像一次次脱胎换骨。而决定能不能撑住这场重构的，不是设计，而是材料与工艺。

GAA：不是换结构，而是撑住未来的底线

Gate-All-Around（GAA）不是设计师的灵感，而是物理极限逼出来的结果。

过去靠FinFET解决电控，解决漏电，到了3nm以下，这套方案开始吃紧。GAA用全环绕栅极，让栅对沟道的控制更强、短沟道效应更小、漏电更低，但代价是制造流程被彻底重写。

从资料中我们能看到，GAA的工艺链条极其复杂：

• 要先长出Si/SiGe超晶格
• 经过纳米片刻蚀、牺牲层释放
• 高K金属栅绕栅成形
• 然后才是背部供电（BSPDN）、接触层、BEOL工艺……
• 
  

这意味着，材料不再是“支撑”，而变成了“主角”。

尤其在pFET上，GAA引发了一个新的痛点：

FinFET用(110)面传输，GAA转向(001)面，pFET的空穴迁移率直接从238掉到78 cm²/V·s。

这不是降一点，是整个性能曲线断层式地崩了。

所以必须上SiGe包覆、应力工程、栅极内应变补偿、界面平滑处理……工程手段堆叠到了原子级别的精度。

你想象的是芯片制程微缩，我看到的是人类在原子尺度用刀雕刻未来。

CFET：当横向空间耗尽，答案只有垂直

GAA只是过渡，CFET才是摩尔定律“续命”的真正节点。

Complementary FET（CFET）用上下堆叠的方式，把pFET和nFET堆在一起，走向真正的3D栅极集成。

从架构上看，它有两个绝对优势：

• 面积缩减，gate pitch下降，真正释放面积密度
• 阻抗路径更短，电容更低，功耗控制更精准

但问题也很直接：

• 上下堆叠工艺怎么对齐？
• 上层热预算如何兼容下层已完成结构？
• 接触怎么做？沟道怎么长？中间绝缘怎么保证？

资料里用了一个词：“Monolithic CFET”。这意味着：

我们不是简单叠两层FET，而是在一张晶圆上“原地完成两层堆叠”的工艺极限挑战。

这背后靠的是：

• 高Ge含量外延技术
• 高选择性SiGe刻蚀
• 新一代中介电（MDI）材料
• 新型低温栅前外延接触技术
• 更极端的图形化工艺流程（如Dummy Gate保护）

说白了：

CFET不是在接近工艺极限，而是已经把“极限”重新定义了。

材料创新：真正决定摩尔定律能走多远的，不是设计，是化学表

我们经常说“工艺驱动设计”，但在后摩尔时代，应该更明确一点：

是“材料”驱动一切。

文件中清楚罗列了整个半导体材料系统的进化图谱：

从最早期的单纯Si / SiO2 / Al，到现在的：

• 高掺杂SiGe通道
• 钌、钼、Co类低阻金属
• La基掺杂Dipole工程（用于Vt调节）
• Plasma预处理、非热退火、低温高结晶接触层
• Barrier-less的选择性W填充（直接跳过阻挡层）

原本晶体管是三层，现在每一层里都有5种材料参与性能调控。

甚至于，一个晶体管的性能不再由结构决定，而是由“材料如何组合”来决定。

这和AI训练参数越来越多一样：

时代的复杂度，不是为了装逼，而是唯一能提升性能的路径。

写在最后：如果你还在讨论“先进封装”，你可能已经落后半拍了

先进封装固然重要，但在半导体最底层的技术演进链里——

真正决定未来的，是“工艺+材料”这两个字。

不是哪个厂更会画PPA slide，也不是谁投了更多算力芯片，而是谁能掌握：

• 纳米片级别的通道质量
• 亚埃级别的界面控制
• 工艺窗口与材料窗口的“共识区间”

摩尔定律从来不是一条自动下滑的曲线，它是一场拼材料、拼工艺、拼精度的极限竞赛。

GAA与CFET不是选项，而是人类对抗物理极限的下一个舞台。

别再问“还能不能卷”，现在的问题是——你还有没有能力卷下去。